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    TSMCのCoWoS生産能力は逼迫、ガラス製インターポーザーでブレークスルー
    ラピダスは、大型のパネル基板を用いるガラス製インターポーザー(中間基板)をチップレット集積に採用する。シリコン製インターポーザーを使う従来手法と比べ、大幅にコストを低減できるとしている。

    直径12インチ(約300mm)のシリコンウエハーからインターポーザーを切り出すとインターポーザーは4個しか取れないが、600mm角という大型のガラス基板(パネル基板)を使うことで、10倍となる40個のインターポーザーを切り出せるようにする。

    インテルも複数のチップレットを搭載する大規模半導体パッケージの進化に貢献するガラス基板技術の開発を進めている。10億ドル以上を投資して、アリゾナ州にガラス基板を用いた半導体パッケージの研究開発ラインを構築した。

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    世界4大クラウドサービスプロバイダー(CSP)であるマイクロソフト、グーグル、アマゾン、メタは、AIインフラを継続的に拡張しており、今年の設備投資額は合計で1,700億ドルに達する見込みだ。AIチップの需要の急増とシリコンインターポーザー面積の増加により、12インチウェーハーから生産できるチップ数が減少していることが指摘されており、TSMCのCoWoS(Chip on Wafer on Substrate)生産能力は逼迫状態が続くことが予想される。

    CoWoSについては、NVIDIAのBシリーズ(GB200、B100、B200を含む)の導入により、CoWoS生産能力がさらに消費されることが予想される。TSMCも2024年通年のCoWoS生産能力需要を増大させており、年末までに月産能力は4万個に達する見込みだ。これは2023年の総生産能力と比べて150%以上増加している。2025年には総生産能力がほぼ倍増する可能性もある。

    しかし、NVIDIAがB100とB200を発売したことで、1チップあたりのインターポーザー面積が従来よりも大きくなり、12インチウェーファーから得られるインターポーザー数がさらに減少することになり、CoWoS生産能力はGPU需要を賄いきれない可能性がある。また、搭載されるHBMユニットの数も増加している。

    CoWoSでは複数のHBMがGPUの周囲に配置されるが、HBMもボトルネックの一つと考えられている。HBMは深刻な課題となっており、EUV(極紫外線リソグラフィ)レイヤー数が徐々に増加している。例えば、HBMで市場シェアをリードするSK Hynixは、1α製造段階では単一のEUVレイヤーを採用していたが、今年からは1βへと移行し、EUVの適用数が3倍から4倍になる可能性がある。

    技術的難易度が増しているだけでなく、HBM内部にあるDRAMユニットの数も世代ごとに増加している。HBM2に搭載されるDRAMの数は4層から8層であるが、HBM3/3eでは8層から12層に、HBM4ではさらに16層にまで増える予定だ。

    これらの二重のボトルネックを踏まえると、短期的にはこれらの課題を克服することは困難である。競合他社もソリューションを提案しており、例えばインテルは12インチウェーハーのインターポーザーを長方形のガラス基板に置き換えることを検討している。しかし、このアプローチには多大な準備、時間、研究開発投資が必要であり、業界各社のブレークスルーが待たれている。







株式情報更新 (6月19日)


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